铁电晶体管(FeFET)具有非易失性数据存储、纳秒级的编程/擦除速度、低功耗操作、超长的数据保存时间以及与CMOS工艺兼容等优点，被认为是未来非易失存储器应用的候选器件。在5nm技术节点以下，由于器件栅长(小于18纳米)和铁电薄膜厚度(大约10纳米)相近，基于FinFET和水平环栅晶体管(GAAFET)的FeFET无法进一步微缩，而垂直环栅晶体管(VGAAFET)不受栅长的约束，同时在3D集成和布线上有明显优势，具有大幅增加集成度的潜力，因此更适合5纳米技术节点以下的FeFET结构。

　　中国科学院微电子研究所集成电路先导工艺研发中心研究员朱慧珑团队利用自主研发的集成工艺，制造出了具有自对准栅极的铁电垂直环栅纳米晶体管(Fe-VSAFET)，其中包括栅长为40纳米，沟道厚度为16纳米的纳米片和直径为30纳米的纳米线两类器件。该器件具有小于pA级的漏电，大于107的开关比，100ns级的编程/擦除速度和2.3V的最大存储窗口等优异的电学特性，并且制程工艺与主流CMOS兼容。

　　该成果近日发表在IEEE Electron Device Letters上(DOI: 10.1109/LED.2021.3126771)。该研究得到中科院战略性先导科技专项预研项目和微电子所所长基金项目资助。